台積電、英特爾聚焦CFET技術，展開1nm以下製程競賽

英特爾與台積電先後都發表了自己在未來製程3D化的規劃，英特爾在比利時ITF World 2023論壇上發表了2024年之後的製程技術規劃，而在數天後舉辦的台積電歐洲技術研討會上，台積電也同樣闡述其未來十年的製程發展方向。

CFET技術主導下一世代半導體製程競賽

互補場效應電晶體（complementary field-effect transistors，CFET）是IMEC在2022年所公布的新一代製程技術，它可解決未來先進製程所面臨的電流性能，可說是電晶體密度提升門檻的終極武器，因此成為英特爾與台積電兩家公司用來應對未來低於1nm製程需求的關鍵技術。

電晶體結構，或者是說電晶體上的結構已經接近物理極限，在閘極間距以及互連間距很難再進一步縮小，也就是說，平面製程技術已經很難繼續增加密度，如果要讓摩爾定律持續下去，唯一的方法就是讓電晶體往立體的方向長。

簡單比喻，就像過去都市發展中，為了滿足越來越多人的居住需求，必須蓋更多的房子，但因土地有限，人們只好透過縮減道路寬度、房屋牆壁厚度，來增加可蓋房屋的數量。但縮減道路寬度和房屋牆壁有其極限，因此開始立體結構的樓房，解決更多人居住問題的同時，也能維持可靠的道路寬度與牆壁厚度。就好比在相同面積下，立體製程可以比傳統平面製程塞進更多電晶體，同時也能維持更穩定的電子訊號流動。

其實目前的晶片製造已經開始立體化，主要方法是在封裝層面的3D堆疊，比如台積電的3D Fabric技術或英特爾的3D Foveros。但未來走入電晶體層面的3D折疊，也就是前文提到的CFET，它將主導下一個世代的電晶體蓋大樓技術，並和3D封裝互相搭配，同步解決未來的電晶體密度與性能問題。

台積電高級副總裁張曉強在技術論壇上表示，他們正在開發新一代的CFET電晶體結構，作為奈米片（Nanosheet）的後繼者，成為未來新製程的基礎。而考慮到基於閘極全環（Gate-all-around，GAA）架構的Nanasheet會在2nm以及之後幾代製程產品中使用，台積電會對CFET技術進行十年的長期規劃。

英特爾也有類似的佈局，除了基於GAA的納米片電晶體（RibbonFET）會應用在未來的20A與18A製程（相當於2nm與1.8nm），未來更先進的製程也會導入CFET技術，從而有效增加電晶體密度。

照片提供：TSMC